时序计算基础

战忽局-white猎手:
我这才刚学vhdl 就给我推送这个，是不是太早了点？[热][热][热][妙啊]

皮特派:
其实hold无所谓哪个沿。很多学生纠结哪个沿的问题，就把自己给锁死了。用dc工具分析时序的时候，它也会自动调整的。你只要记住hold是什么意思就行了。上一个沿有hold，本沿有hold，下一个沿也有hold。

TEIO3O:
老师您好，Tq是不是一定会大于Thold呢，针对一个触发器来说

【回复】我见过的是这样的，Thold可以是0，甚至见过负的，但Tq都是正的
【回复】回复 @皮特派 :好的，谢谢皮老师
josiah123:
强烈推荐 皮特老师 去某些高中 大学 做基础演讲 让学生们有个正确的观念

梦里你还会梦到我吗:
讲的太好太清晰了，我这个没有数模电基础的人也能听懂

Alex_BIN:
大佬，我想问一下关键路径（critical path）在复杂时序电路里面要怎么确定呀？（模拟设计）

【回复】一般分析时序后，wns中最差的那一条，就是时序最差的一条，是关键路径
MDP-:
老师，弹幕16:40左右 说可能同时会有 set hold 问题是什么情况呢

【回复】回复 @MDP- :如果一个时钟周期只有1ns，setup要求0.5ns，hold要求0.5ns。那么你解决了setup，就会遇到hold，解决了hold，就会遇到setup。但是没有这种事，一个电路的时钟能跑多快，跟工艺有关。工艺落后，又想跑快速时钟，就会出现这种两难境地。一般，我们选择一个时钟周期，setup和hold的时间都比周期小很多，也就是说，周期要足够大。没有金刚钻，不要揽那瓷器活。时序上明明不胜任，却一定要硬上高速度，那只能是自己受苦。
【回复】回复 @皮特派 :老师你说的没问题，只是我看到观众在弹幕里说的，说实际项目里会同时有set hold问题
【回复】我说的是不可能同时出现setup问题和hold问题。你修正了setup问题，一般不会引起hold问题。解决hold问题，也不会引起setup问题。也就是没有大家猜测的乒乓式debug，按倒葫芦起了瓢这种事。
孤独求败啊:
老师，thold是针对同一个沿来说的吗？是上个数据的捕获沿，是下个数据的发射沿？这样理解对吗？

zzzwudia:
已经有点崇拜up主了，头像是你的baby吗

【回复】回复 @皮特派 :优秀了[星星眼]