zynq核心板开源工程, 引脚全部引出, 支持二次开发, 方便扩展

中厘科技:
链接：https://pan.baidu.com/s/1sKzEOvEIBumcVF0KLSuB6w 提取码：1234 如果哪位大佬验证发现了问题, 欢迎私信或者留言提供线索,[脱单doge]

【回复】学习了，方便导出一个kicad工程吗
【回复】回复 @SHINE0214 : 在的吧 [兔年]
ALOP辅助全关:
4层一个ram 不加emc 改成存储卡比较平民化[呲牙]

【回复】回复 @司马南徐 :没办法 PL最多引出外面两圈[笑哭] JTAG还得多层蹿才能拉出来
【回复】回复 @_沉默小太阳_ : [打call][打call][打call]下版本我也删了
【回复】是的 我就没有加vtt 稳定性没有问题
AC_DEIGO:
大神[星星眼]可以分享个改过bug的6层的工程么

春秋客233:
都上8层了，阻抗平面还不完整，为了引脚全引出感觉没有必要

【回复】目前已经压缩到5层布线层, 6层板打样了几十片了[脱单doge]
沙雕物种:
服大佬用JLCEDA画这么复杂的板子，我也画了个四层的zynq7010 最后坚持不住换AD了[笑哭]

刘老板的杂货铺:
要是网口和调试线能在核心板上引出就好了

【回复】网口和调试线先引在btb上啦, zynq功耗大,usb供电能力不足, 肯定要底板的