【FPGA】Xilinx FPGA/Vivado 开发教程（中文，34讲全）

风释雪:
时许分析讲的不错，我最开始学这个的时候，看了好多文档，但是没有一篇文档说的有你详细。

【回复】输入输出约束讲的和别人不太一样，我之前看的是输入延时的约束是相对fpga来说的，而不是相对第一个寄存器来说
【回复】回复 @ILFAL :就是不考虑内部的约束，因为内部的参数vivado软件知道，所以只考虑外部的时钟和数据相差多少到达fpga引脚，和这个考虑了内部的不太一样，到底哪个是正确的呢
园园圆:
up大大你好，想问下vivado不应该教教编程吗，看了几集我这还不知道讲的啥是什么情况 [笑哭]

【回复】回复 @园园圆 :这种，先学数字电路，再学verilog, https://b23.tv/BECvlC
【回复】那是另外的课程，建议看看数字电路设计相关的课程
【回复】回复 @神鹊MCG :是的，然后就是常用电路的实现，FPGA基本架构，时序分析，综合流程，工具使用
真真-o-:
我vivado，文本编辑框里，动一下代码就卡半天，怎么破[大哭]

【回复】电脑配置过低？vivado要大内存，最好16G以上
【回复】回复 @真真-o- : vivado自带的编辑器就是容易卡，换一个就行了
【回复】回复 @真真-o- :好吧，能用就好[支持]
kevinsu11:
up 主你好，有个问题想请教一下，最近负责项目移植到FPGA上验证，除了主要的时钟外，一些频率比较低的时钟和相关的分频时钟有必要进行约束吗，这些时钟我不约束，工具也会识别为时钟，那我不约束是不是也不会对时钟收敛有帮助。

【回复】所有时钟都需要正确的约束，并把不相关的时钟约成异步。这样可以避免后期很多问题。如果不清楚可以找负责ASIC约束的同事对齐。
【回复】有些时钟是工具自动加的约束，比如图形界面生成的mmcm/pll，配置的时候会填输入和输出时钟频率。所以看起来没有专门写约束，但是其实工具产生了约束。还有一种情况就是工具会设置一个默认时钟，比如synplify综合的时候。 理论上所有时钟都是需要约束，只是有些被工具代劳了而已。
Ir埃隆:
您好，小白想求一下视频里的代码、工程文件，没有他的工程文件也没法跟着学啊[笑哭]

【回复】vivado自带示例工程，找不到的话可以百度一下
我是憨憨的汉堡铁粉:
UP主好.讲的很好.请问有讲解的工程文件吗.不知哪里可以找到.想学习.谢谢了.

m_jr:
请问，可不可以在布线图上（就是RTL分析后的电路图）直接添加缓冲器什么的啊，改代码太麻烦了

【回复】Vivado Implementation后可以用ECO Flow修改ILA的拉线，理论上也是可以改一些cell的，方法在ug908搜ECO。视频 https://www.xilinx.com/video/hardware/vivado-engineering-change-order.html。 ISE的话可以用fpga editor改，这个确认是可以的。
SaviourWe:
请问有什么方法能用低版本vivado打开高版本工程吗？

【回复】哪有软件会向上兼容，只能把文件一个个的复制出来用了
河岸上的枫:
那位大佬有最新版的VIVADO的下载链接吗

【回复】官网注册一个账号，所有版本都有，结合下载工具下载 https://china.xilinx.com/support/download.html
【回复】回复 @ICShen :卡在登录界面不动了。。。
licangxing:
不知道为什么都2020年，视频里还在用2013版的Vivado

【回复】版本更新对流程的影响不大，方法论是不变的
【回复】回复 @ICShen :2014.4以下版本免费，我们老师都叫我们用这个的[OK]